2nm ยังไม่ทันได้ใช้ 0.7nm มารอแล้ว
IBM เปิดตัวเทคโนโลยีชิปต่ำกว่า 1 นาโนเมตร (Sub-1nm) ครั้งแรกของโลก ในงาน VLSI 2026 พร้อมเผยสถาปัตยกรรมทรานซิสเตอร์แบบใหม่ที่มีชื่อว่า NanoStack ซึ่งเป็นการเปลี่ยนแนวคิดการออกแบบชิปจากการวางทรานซิสเตอร์บนระนาบแบบเดิม มาเป็นการซ้อนทรานซิสเตอร์ในแนวตั้ง เพื่อเพิ่มความหนาแน่นและประสิทธิภาพของชิปให้สูงขึ้น
.
ตามข้อมูลของ IBM เทคโนโลยีดังกล่าวสามารถสร้างทรานซิสเตอร์ระดับ 0.7 นาโนเม ตร หรือประมาณ 7 อังสตรอม (Å) ได้ โดยชิปขนาดประมาณเล็บมือสามารถบรรจุทรานซิสเตอร์ได้เกือบ 100,000 ล้านตัว หรือเกือบสองเท่าของแพลตฟอร์ม 2 นาโนเมตรที่บริษัทเคยเปิดตัวก่อนหน้านี้ ส่งผลให้ประสิทธิภาพการประมวลผลเพิ่มขึ้นสูงสุด 50% หรือหากทำงานด้วยประสิทธิภาพเท่าเดิม จะสามารถลดการใช้พลังงานได้สูงสุดถึง 70%
.
เบื้องหลังเทคโนโลยีนี้คือการใช้เทคนิค 3D Sequential Integration หรือการเชื่อมต่อวงจรแบบสามมิติ ร่วมกับกระบวนการ Thin Dielectric Wafer Bonding เพื่อเชื่อมเวเฟอร์ที่มีโครงสร้าง Nanosheet สองแผ่นเข้าด้วยกัน โดยใช้ชั้นฉนวนที่บางมากคั่นกลาง ทำให้ทรานซิสเตอร์จากเวเฟอร์คนละชั้นสามารถถูกประกบและจัดเรียงซ้อนกันในแนวตั้ง จนทำงานร่วมกันเป็นวงจร CMOS เดียวกันได้
.
พูดง่าย ๆ คือ แทนที่จะวางทรานซิสเตอร์กระจายบนพื้นราบเหมือนชิปแบบเดิม IBM เลือกใช้วิธี “ซ้อนชั้น” ขึ้นไป เหมือนตึกสูง ทำให้พื้นที่เท่าเดิมใส่ทรานซิสเตอร์ได้มากขึ้น และยังเปิดทางให้แต่ละชั้นสามารถใช้วัสดุหรือโครงสร้างที่ต่างกันได้ เช่น ชั้นหนึ่งเน้นประสิทธิภาพ อีกชั้นเน้นประหยัดพลังงาน โดยไม่จำเป็นต้องออกแบบทุกชั้นให้เหมือนกันทั้งหมด
.
IBM ระบุว่า การออกแบบในลักษณะนี้ยังเปิดโอกาสให้สามารถใช้วัสดุเซมิคอนดักเตอร์ที่แตกต่างกันในแต่ละชั้นของทรานซิสเตอร์ เพื่อปรับแต่งสมดุลระหว่างประสิทธิภาพและการใช้พลังงานได้อย่างอิสระ นอกจากนี้ยังช่วยลดพื้นที่ของหน่วยความจำ SRAM ลงได้ประมาณ 40% ซึ่งเป็นส่วนสำคัญสำหรับงานด้านปัญญาประดิษฐ์ (AI) ที่ต้องการทั้งแบนด์วิดท์สูงและความหน่วงต่ำ
.
อีกหนึ่งปัจจัยสำคัญคือการใช้เครื่อง High-NA EUV รุ่นใหม่ของ ASML ซึ่งมีความละเอียดสูงกว่าเครื่อง EUV รุ่นปัจจุบัน ทำให้สามารถสร้างลวดลายวงจรที่มีข นาดเล็กระดับต่ำกว่า 1 นาโนเมตรได้แม่นยำยิ่งขึ้น ถือเป็นเทคโนโลยีสำคัญสำหรับการผลิตชิปในยุคถัดไป
.
อย่างไรก็ตาม IBM ย้ำว่า เทคโนโลยี 0.7 นาโนเมตรนี้ยังอยู่ในขั้นงานวิจัยและการสาธิตทางวิศวกรรม ยังไม่ใช่กระบวนการผลิตเชิงพาณิชย์ โดยบริษัทมองว่าจะเป็นรากฐานสำคัญของอุตสาหกรรมเซมิคอนดักเตอร์ในอนาคต และคาดว่าอาจต้องใช้เวลาอีกหลายปีก่อนที่จะถูกนำไปผลิตจริงในวงกว้าง
.
ที่มา : IBM
จากประสบการณ์การติดตามข่าวสารเทคโนโลยีชิปคอมพิวเตอร์มาโดยตลอด สิ่งที่น่าสนใจมากกับเทคโนโลยี 0.7 นาโนเมตรของ IBM คือการเปลี่ยนแปลงแนวคิดการออกแบบวงจรด้วยการซ้อนทรานซิสเตอร์ในแนวตั้ง ไม่ใช่เพียงแค่การลดขนาดตัวทรานซิสเตอร์ลงตามแบบเดิมที่ทำมาเป็นสิบปี แนวทางนี้ช่วยเพิ่มความหนาแน่นของทรานซิสเตอร์ได้อย่างก้าวกระโดด เพราะสามารถวางทรานซิสเตอร์ได้มากขึ้นในพื้นที่เท่าเดิม เปรียบเสมือนได้ที่ดินเท่าเดิมแต่เพิ่มจำนวนชั้นบ้านที่สร้างขึ้นบนที่ดิน ทำให้ได้พื้นที่ใช้สอยที่มากขึ้น ซึ่งในวงการชิปหมายถึงประสิทธิภาพที่สูงขึ้นอย่างมีนัยสำคัญ นอกจากนี้ การที่แต่ละชั้นของทรานซิสเตอร์สามารถออกแบบให้มีลักษณะและวัสดุต่างกันไป เช่น ชั้นหนึ่งเน้นประสิทธิภาพการประมวลผล ส่วนอีกชั้นเน้นการประหยัดพลังงาน เป็นก้าวสำคัญที่ช่วยให้ชิปมีความยืดหยุ่นมากขึ้นในการจัดการสมดุลระหว่างความเร็วและความทนทานของแบตเตอรี่ ส่วนที่น่าประทับใจคือการใช้เทคนิค 3D Sequential Integration ร่วมกับ Thin Dielectric Wafer Bonding ซึ่งเป็นเทคนิคการเชื่อมต่อเวเฟอร์ที่บางมากเข้าด้วยกันอย่างแม่นยำ ซึ่งผมเชื่อว่าจะช่วยผลักดันเทคโนโลยีการผลิตชิปให้ก้าวข้ามข้อจำกัดทางกายภาพเดิม ๆ ที่ทำให้วงการเซมิคอนดักเตอร์เริ่มเผชิญกับภาวะชะงักงันเรื่องการลดขนาดทรานซิสเตอร์ อีกทั้งการใช้เครื่อง High-NA EUV ของ ASML ซึ่งมีความละเอียดสูงสุดในการสร้างลวดลายวงจรขนาดเล็กกว่า 1 นาโนเมตร ยังเป็นปัจจัยสำคัญที่ช่วยให้กระบวนการผลิตลายวงจรระดับนี้เป็นไปได้จริงในอนาคต สำหรับผู้อ่านที่กำลังสนใจในวงการเทคโนโลยีและชิปคอมพิวเตอร์ ผมมองว่าเทคโนโลยีนี้จะเป็นรากฐานสำคัญในอนาคตเมื่อโลกเข้าสู่ยุคที่ AI และ IoT ต้องการชิปที่มีความเร็วสูง ประหยัดพลังงาน และมีขนาดเล็กลงไปอีก จึงควรจับตาดูความก้าวหน้าของเทคโนโลยีซ้อนทรานซิสเตอร์ 3 มิตินี้อย่างใกล้ชิด และเตรียมพร้อมรับการเปลี่ยนแปลงที่จะเข้ามากระทบกับทุกอุตสาหกรรมในไม่ช้า
